Essentials Verilog

מק"ט: #4908 | משך קורס: 24 שעות אק'

שפות תיאור חומרה מהוות נדבך חשוב בתכנון דיגיטאלי מודרני, בעיקר מאז הופעת הרכיבים מתוכנתים בצפיפות גבוהה, והופכות להיות נפוצות הן בתכנון עצמו והן לצורך כתיבת תוכניות בדיקה של התכנון.

הקורס פעיל לקבוצות מטעם ארגונים בלבד, ניתן לשלוח פנייה רק אם מדובר בקבוצה
*שדות חובה
PDF version

מבוא

שפות תיאור חומרה מהוות נדבך חשוב בתכנון דיגיטאלי מודרני, בעיקר מאז הופעת הרכיבים מתוכנתים בצפיפות גבוהה, והופכות להיות נפוצות הן בתכנון עצמו והן לצורך כתיבת תוכניות בדיקה של התכנון. ניתן למנות לתפוצתן ולחשיבותן שלוש סיבות עיקריות  לכך:
 

• שימוש בשפת תיאור התנהגותית מאפשר לטפל בתכנונים מורכבים בני מיליוני שערים בצורה קלה יחסית, והופך את התכנון למודולארי וקל לאחזקה.
• ניתן לממש את הפיתוח בעזרת Verilog באופן מהיר יחסית, ובכך להקטין עלויות וסיכונים.
• שפת ה- Verilog היא תקנית והשימוש במרכיבים שלה לתכנון מאפשר מצד אחד להשיג  אחידות בתכנון , תוך שימוש במתודולוגיות Top Down או Bottom Up ומצד שני מאפשרת לבצע סינתזה לרכיבים מתוכנתים ולרכיבי ASIC כאחד, תוך שימוש בספריות היצרן.


הקורס מיועד להקנות למשתתפים את הידע והמיומנות הבסיסיים כתיבת תוכניות ב- Verilog, לרבות כתיבת Test Benches, כולל הכרת המבנה התחבירי המיוחד של השפה ותכנונים נפוצים.
 

קהל יעד

העוסקים בפיתוח/אימות חומרה, תכנות של מערכות משובצות מחשב, אינטגרצית מערכות

מטרות

  • קריאה והבנה של תוכניות Verilog
  • כתיבה עצמאית של  תוכניות Verilog ו-Test Benches
     

תנאי קדם

ניסיון בתכנון דיגיטאלי, ידע בסיסי בתורת החשמל, שליטה בשפת תכנות אחת לפחות

משך

משך הקורס הינו 24 שעות

נושאים

הקורס יציג את אופן השימוש ב- Verilog במערכות משובצות ויסקור את הנושאים הבאים:

 

מבוא – עקרונות שפת תיאור חומרה.

  •  ההיסטוריה של Verilog.
  • עקרונות של תיאור התנהגותי.
  • עקרונות של מבניות.
  • מודלים סטרוקטוראליים והתנהגותיים משולבים.

 

Test Benches

  • Data Type ואופרטורים.
  • ממשקים חיצונים
  • דריברים פנימיים
  • Register types וnet types.
  • מערכים
  • תמיכה בסטרינגים
  • ביטויים ואופרטורים

 

מבנים בסיסיים של השפה.

  • סוגי השמה
  • הכרזת module.
  • הכרזות always ו- initial.
  • תיאורים התנהגותיים.
  • תיאורים מבניים ומפות פורטים
  • Tasks, functions.
  • פקודות סדרתיות.
  • פקודת If
  • פקודות case, casex, casez
  • פקודות לולאה: repeat , forever ,while, for
  • פקודות system tasks

 

Test benches

  • יצירת clock  ו reset
  • קרית הקבצים.
  • יצירת כניסות רנדומליות.
  • בדיקת תוצאות אוטומטית.
  • כתיבה לקבצים וstandard output


הקורס כולל דוגמאות תכנון רבות של החומר הנלמד
הקורס מבוסס על תחביר של Verilog-2001 

 

תגיות