Universal Verification Methodology - UVM

מק"ט: #4920 | משך קורס: 24 שעות אק'

The Universal Verification Methodology (UVM) standard defines a methodology for using SystemVerilog for the verification of complex designs. UVM enables engineers to write thorough and reusable test environments. UVM is a robust methodology with many advanced features.

הקורס פעיל לקבוצות מטעם ארגונים בלבד, ניתן לשלוח פנייה רק אם מדובר בקבוצה
*שדות חובה
PDF version

מטרות

Developing SystemVerilog verification environments using Universal Verification Methodology (UVM).

קהל יעד

Engineers interested in developing SystemVerilog verification environments using Universal Verification Methodology (UVM).

תנאי קדם

Knowledge of SystemVerilog

נושאים

  • UVM Overview
  • UVM Transactions and Sequences
  • UVM Drivers, Monitors and Agents
  • UVM Environments, Predictors and Scoreboards
  • UVM Tests and Top-level Testbenches
  • UVM Factories
  • UVM Functional Coverage
  • UVM Compound Sequences
  • UVM Register Layer
     
תגיות