VHDL למתקדמים

מק"ט: #3730 | משך קורס: 24 שעות אק'

שפות תיאור חומרה מהוות נדבך חשוב בתכנון דיגיטאלי מודרני, בעיקר מאז הופעת הרכיבים מתוכנתים בצפיפות גבוהה, והופכות להיות נפוצות הן בתכנון עצמו והן לצורך כתיבת תוכניות בדיקה של התכנון.ניתן למנות לתפוצתן ולחשיבותן שלוש סיבות עיקריות:

  • שימוש בתיאור התנהגותית מאפשר לטפל בתכנונים מורכבים בני מיליוני שערים בצורה קלה יחסית, והופך את התכנון למודולארי וקל לאחזקה.
  • ניתן לממש את התכן בעזרת VHDL באופן מהיר יחסית, ובכך להקטין עלויות וסיכונים.
  • שפת -VHDL הינה שפה תקנית והשימוש במרכיבים שלה לתכנון מאפשר מצד אחד להשיג אחידות בתכנון, תוך  שימוש במתודולוגיות Top-Down או Bottom-Up ומצד שני מאפשר לבצע סינתזה לרכיבים  מתוכנתים ( CPLD, FPGA) ולרכיבי ASIC כאחד.

הקורס מיועד להקנות למשתתפים ידע מתקדם ומיומנות גבוהה ב-VHDL, לרבות כתיבת תת-רוטינות  וספריות, שימוש במנגנון File I/O, מכונות מצבים מתקדמות, שימוש ב- attributes. הקורס סוקר בהרחה שיטות דגימה ומעבר נתונים בין ה-clock-domains. כחלק משיפור היכולות בתכנון ספרתי עכשווי, תינתן התייחסות לאילוציה התכנון ומתן פתרונות לאילוצים השונים: שטח, זמן, הספק, שרידות. 
 

הקורס פעיל לקבוצות מטעם ארגונים בלבד, ניתן לשלוח פנייה רק אם מדובר בקבוצה
*שדות חובה
PDF version

קהל יעד

 מהנדסים והנדסאים העוסקים בפיתוח חומרה או באימות פיתוח.

מטרות

  • הבנה מעמיקה של המבנה התחבירי של VHDL.
  • כתיבת סביבות בדיקה יעילות לתכון דיגיטאלי-  Test Benches, הכוללות תת-רוטינות.
  • הכרות עם מבנה הספרייה וכתיבת רכיבי ספריה עצמאיים.
  • כתיבת סביבות בדיקה הניזונות מstimulus file –.
  • כתיבת חומרה בעלת פרמטרים הניתנים לשינוי –generic  ולשכפול באמצעות פקודת- generate.
  • מימוש מכונות מצבים בטוחות ויעילות.
  • מימוש חומרה העונה לאילוצי - speed/area/power dissipation.
  • מימוש חומרה בעלת מאפיינים של בדיקה ותיקון שגיאות עצמיים.
     

תנאי קדם

השלמת קורס מבוא ל-VHDL, או ניסיון של שנה בעבודה עם - VHDL

משך הקורס

 משך הקורס הינו 24 שעות

נושאים

Verification

  • קבצי סימולציה וקבצי סינתזה
  • קריאה וכתיבה ל – FILE
  • BFM

Attributes

  • של טיפוסים
  • של סיגנלים
  • לצורכי סינתזה
  • המוגדרים ע"י המתכנן

Variables & Subprograms

  • משתנים בהליכים סינכרוניים ואסינכרוניים
  • משתנים בתתי-שגרות – procedure , function
  • Shared variables & protected type
  • Access type and dynamic allocation                       

Design Parameterization & Replication

  • constants generic
  • generic map
  • for/if  generate

Packages & Use Clauses

  • הכרזת ה- Package
  • גוף ה-Package
  • Packages תקניים של IEEE

Subprograms

  • פרוצדורות
  • פרמטרים של פרוצדורות
  • פקודות קריאה לפרוצדורות המתבצעות בו-זמנית
  • פונקציות
  • Overloading
     
תגיות